基于SOPC可重构的图像采集与处理系统设计

第３４卷第２期　２０１１年４月　电子器件　Ｃｈｉｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｖ０１．３４　Ｎｏ．２　Ａｐｒ．２０１１　Ｄｅｓｉｇｎ　ｏｆ　Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｉｍａｇｅ　Ａｃｑｕｉｓｉｔｉｏｎ　ａｎｄ　Ｐｒｏｃｅｓｓｉｎｇ　Ｓｙｓｔｅｍ　Ｂａｓｅｄ　ｏｎ　ＳＯＰＣ　ＣＨＥＮ　Ｄｏｎｇｍｉｎｇ，ＹＥ　Ｙｕｔａｎｇ　．ｐＵ　Ｌｉａｎｇ，ＬＩＵ　Ｌｉ。ＰＡＮ　Ｍｉｎｇ，ＷＡＮＧ　Ｘｕｄｏｎｇ　（Ｕｎｉｖｅｒｓｉｔｙ　ｏｆＥｌｅｃｔｒｏｎｉｃ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ　Ｓｃｈｏｏｌ　ｏｆＯｐｔｏｅｌｅｃｔｒｏｎｉｃ　Ｉｎｆｏｒｍａｔｉｏｎ，Ｃｈｅｎｇｄｕ　６１００５４，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ａ　ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　ｉｍａｇｅ　ａｃｑｕｉｓｉｔｉｏｎ　ａｎｄ　ｐｒｏｃｅｓｓｉｎｇ　ｓｙｓｔｅｍ　ｗａｓ　ｄｅｓｉｇｎｅｄ　ｂａｓｅｄ　ｏｎ　ＳＯＰＣ　ａｇａｉｎｓｔ　ｔｈｅ　ｅｘｉｓｔｉｎｇ　ｐｒｏｂｌｅｍｓ　ｔｈａｔ　ＰＣ　ａｌｇｏｒｉｔｈｍ　ｃａｎ　ｎｏｔ　ａｃｈｉｅｖｅ　ｒｅａｌ—ｔｉｍｅ　ｐｒｏｃｅｓｓｉｎｇ　ｒｉｇｈｔ　ａｎｄ　ｉｔ　ｉｓ　ｄｉｆｆｉｃｕｌｔ　ｔｏ　ａｃｈｉｅｖｅ　ａｌｇｏｒｉｔｈｍ　ｃｈａｎｇｅｓ　ｏｒ　ｕｐｇｒａｄｅｓ　ｉｎ　ａ　ｆｉｘｅｄ　ｈａｒｄｗａｒｅ　ｐｌａｔｆｏｒｍ，ｒｅａｌ・ｔｉｍｅ　ｉｍａｇｅ　ｄａｔａ　ｐｒｏｃｅｓｓｉｎｇ　ｏｎ—ｃｈｉｐ　ａｎｄ　ａｌｇｏｒｉｔｈｍ　ｍｏｄｉｉｅｄ　ｏｒ　ｆｕｐｇｒａｄｅｄ　ｆｕｎｃｔｉｏｎｓ　ｗｉｔｈｏｕｔ　ｃｈａｎｇｉｎｇ　ｔｈｅ　ｈａｒｄｗａｒｅ　ｃｉｒｃｕｉｔ　ａｒｅ　ｒｅａｌｉｚｅｄ．Ｔｈｉｓ　ｓｙｓｔｅｍ　ｉｓ　ｄｅｓｉｇｎｅｄ　ａｒｏｕｎｄ　ｔｗｏ　Ｘｉｌｉｎｘ　ＦＰＧＡ　ｃｈｉｐｓ　ａｎｄ　ｃｏｍｐｌｅｔｅｄ　ｈａｒｄｗａｒｅ　ｄｅｓｉｇｎ　ｖｉａ　ＦＰＧＡ　Ｍｉｃｒｏｂｌａｚｅ　３２　ｂｉｔｓ　ｓｏｆｔ　ｃｏｒｅ　ｐｒｏｃｅｓｓｏｒ　ａｎｄ　ａｓｓｏｃｉａｔｅｄ　ｉｎｔｅｒｆａｃｅ　ｍｏｄｕｌｅ，ｃｏｍｐｌｅｔｅｄ　ｓｏｆｔｗａｒｅ　ｄｅｓｉｇｎ　ｃｏｍｂｉｎｅｄ　ｗｉｔｈ　ＦＰＧＡ　ｄｅｖｅｌｏｐｍｅｎｔ　ｅｎｖｉｒｏｎｍｅｎｔ　ＩＳＥ　ａｎｄ　ＥＤＫ　ｔｏｏｌｓ．Ａｓ　ａ　ｒｅｓｕｌｔ　ｏｆ　ＳＯＰＣ　ｔｅｃｈｎｏｌｏｇｙ　ａｎｄ　ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　ｔｅｃｈｎｏｌｏｇｙ　ｔｈｉｓ　ｄｅｓｉｇｎ　ｈａｓ　ｔｈｅ　ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ｏｆ　ｄｅｓｉｇｎ　Ｆｌｅｘｉｂｉｌｉｔｙ，　ｈｉｇｈ　ｐｒｏｃｅｓｓｉｎｇ　ｓｐｅｅｄ　ａｎｄ　ｆｌｅｘｉｂｉｌｉｔｙ　ｔｏ　ａｌｇｏｒｉｔｈｍ　ｕｐｇｒａｄｅ．　Ｋｅｙ　ｗｏｒｄｓ：ＦＰＧＡ；ＳＯＰＣ；ｉｍａｇｅ　ａｃｑｕｉｓｉｔｉｏｎ　ａｎｄ　ｐｒｏｃｅｓｓｉｎｇ；ｍｉｃｒｏｂｌａｚｅ；ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　ｔｅｃｈｎｏｌｏｇｙ　ＥＥＡＣＣ：６１４０Ｃ　ｄｏｉ：１０．３９６９／ｊ．ｉｓｓｎ．１００５－９４９０．２０１１．０２．０２８　基于ＳＯＰＣ可重构的图像采集与处理系统设计术　陈东明，叶玉堂　，蒲　亮，刘　莉，潘　明，王旭东　（电子科技大学光电信息学院，成都６１００５４）　摘　要：针对目前Ｐｃ算法无法实现图像实时处理以及固定硬件平台很难实现算法修改或者升级的问题，设计一种基于　ＳＯＰＣ可重构的图像采集与处理系统，实现了图像数据的片上实时处理以及在不改变硬件电路结构而完成算法修改或者升级　的功能。此系统围绕两块Ｘｉｌｉｎｘ　ＦＰＧＡ芯片进行设计，通过ＦＰＧＡ以及其Ｍｉｃｒｏｂｌａｚｅ　３２　ｂｉｔ软核处理器和相关接口模块实现硬　件电路设计，结合ＦＰＧＡ开发环境ＩＳＥ工具和ＥＤＫ工具协作完成软件设计。由于采用ＳＯＰＣ技术和可重构技术，此设计具有　设计灵活、处理速度快和算法可灵活升级等特点。　关键词：ＦＰＧＡ；ＳＯＰＣ；图像采集与处理；Ｍｉｃｒｏｂｌａｚｅ；可重构技术　中图分类号：ＴＮ９５７．５２；ＴＮ９１１．７３　文献标识码：Ａ　文章编号：１００５—９４９０（２０１１）０２—０２３２－０５　目前很多领域对图像处理的实时性要求越来越　程器件，其资源配置可改变的特性刚好满足可重构　高，以嵌入式智能平台为核心的各类硬件平台越来　体系结构的要求。本文设计一种基于ＳＯＰＣ可重构　越多，比如金融领域的点钞机、清分机等要求在硬件　的图像采集与处理系统，由ＦＰＧＡ芯片及配置的　平台上完成图像采集的同时也要完成图像的片上实　Ｍｉｃｒｏｂｌａｚｅ　３２　ｂｉｔ处理器软核和相关接口模块实现　时处理，基于ＰＣ机的算法已经不能满足要求。而　大部分硬件电路，并通过ＦＰＧＡ开发环境ＩＳＥ工具　且很多成熟的产品要求嵌入式硬件平台能够实现算　和ＥＤＫ工具协作工作完成软件设计实现了数据传　法修改或者升级并尽可能地降低成本。相比传统的　输、存储、处理、在线重配置等功能　。　嵌入式ＣＰＵ，ＦＰＧＡ内部的处理器核运算能力有一　些不足，但嵌入式产品的主要功能是控制，在这点　１　系统结构及原理　上，ＦＰＧＡ可以使用纯逻辑控制方式，具有天然的优　此设计采用两块ＦＰＧＡ芯片，ＦＰＧＡ１是Ｘｉｌｉｎｘ公　势。尤其是在实时性要求较高的场合，ＦＰＧＡ硬件　司Ｓｐａｒｔａｎ一３系列型号为ＸＣ３ＳＩＯ００，此芯片用作图像　的反应时间在ｎｓ级，这是传统嵌人式ＣＰＵ所不能　采集以及ＦＰＧＡ２配置控制单元，具有１７　２８０个逻辑　企及的¨　。同时ＦＰＧＡ是基于ＳＲＡＭ工艺的可编　单元，１　Ｍ系统门，内部存储量达到５５２　ｋｂｉｔ，具有３９１　项目来源：粤港关键领域重点突破项目（０９１６８３）　收稿日期：２０１０—０９—０３　修改日期：２０１０—１０—０８　第２期　陈东明，叶玉堂等：基于ＳＯＰＣ可重构的图像采集与处理系统设计　２３３　个Ｉ／Ｏ口，是一块低成本，容量大的芯片，是高密度　集成数据处理应用的理想选择。ＦＰＧＡ２是Ｘｉｌｉｎｘ公　司Ｖｉ￣ｅｘ一４系列型号为ＸＣ４ＶＳＸ２５，此芯片具有２３　０４０个逻辑单元，１２８个ＸｔｒｅｍｅＤＳＰ　Ｓｌｉｃｅｓ，内部　Ｂｌｏｃｋ　ＲＡＭ达到２　３０４　ｋｂｉｔ，具有４个ＤＣＭ，比同类　产品多出数倍的乘法器，是高速数字信号处理的理　想选择。　系统结构如图１所示，接触式传感器（ＣＩＳ）将　接收到的光电信号转化成模拟信号，ＦＰＧＡ１控制　Ａ／Ｄ转换器将模拟信号转化成８　ｂｉｔ数字信号，经　ＦＰＧＡ１内部开辟的存储空间双口ＲＡＭ（ＤＵＡＬ—　ＲＡＭ）缓存后传输给ＦＰＧＡ２，ＦＰＧＡ２接到ＦＰＧＡ１接　收数据命令后开始接收数据存人ＳＤＲＡＭ中，传输　过程中用异步ＦＩＦＯ作为通信接口［５－６］。当一帧数　据发送完毕后，ＦＰＧＡＩ再向ＦＰＧＡ２发送停止接收命　令，ＦＰＧＡ２停止接收。同时ＦＰＧＡ２依次读出　ＳＤＲＡＭ中已写入的一帧数据，在ＥＤＫ环境编程下　对数据进行算法处理，并将处理结果通过ＳＰＩ接口　与外部ＵＳＥＲ通信或者直接通过ＵＡＲＴ串行接口将　数据传输给ＰＣ机，通过应用软件显示数据灰度值　图像。此设计采用了ＦＰＧＡ可重构技术，对ＦＰＧＡ２　芯片进行在线重配置。下面对整个系统的硬件设计　做一个简单的阐述。　图１　系统结构原理图　２系统硬件设计　２．１　ＦＰＧＡ２在线配置结构　可重构系统利用ＦＰＧＡ的资源可重配置特性，　设计一种电路结构，在不影响系统正常使用的前提　下完成ＦＰＧＡ的免插拔在线重配置，实现ＦＰＧＡ内　部逻辑电路的实时重构　Ｊ。此设计利用硬件电路　进行计算，具有极高的系统性能，又因为ＦＰＧＡ的可　编程特点，只需通过软件修改便能实现再配置，无需　改变系统硬件，因此实现起来方便，具有很强的灵活　性。通常在ＦＰＧＡ逻辑功能需要转换，如算法改进　或是发现设计上错误或者ＦＰＧＡ配置数据发生错误　而导致功能失效的时候，需对ＦＰＧＡ进行重新　配置　。　此设计针对算法改进采用在线配置，当软硬件　可执行文件都生成完毕之后，将ＦＰＧＡ２生成的比特　流文件通过ＵＳＢ　２．０接口传送给ＦＰＧＡ１。ＵＳＢ　２．０　接口Ｃｙｐｒｅｓｓ芯片ＣＹ７Ｃ６８０１３Ａ采用Ｓｌａｖｅ　ＦＩＦＯｓ工　作方式，ＦＩＦＯ深度为５ｌ２，每个数据为８　ｂｉｔ。ＦＰＧＡ１　作为控制单元控制Ｓｌａｖｅ　ＦＩＦＯ将配置比特流文件按　照５１２的数量依次传输，当一个ＦＩＦＯ存入的数据达　到设定的容量阈值时，ＵＳＢ芯片内部自动产生一个　ＦＵＬＬ信号，申请外部控制器接收数据，并自动更换　内部ＦＩＦＯ空间，继续接收写入数据。ＦＰＧＡ１接收　到ＦＵＬＬ信号后将满状态ＦＩＦＯ里的数据传输到多　功能ＦＬＡＳＨ存储器里，直到比特流文件传输完毕为　止。如图２所示。　图２　ＦＰＧＡ２在线配置结构图　ＦＰＧＡ１开辟片内存储空间ＦＩＦＯ作为ＦＬＡＳＨ　存储器与ＦＰＧＡ２配置模块的通信接口，ＦＰＧＡ１将　ＦＬＡＳＨ中的数据依次写入ＦＩＦＯ中并读出对ＦＰＧＡ２　进行串行配置，配置流程图如图３所示。在调用　ＦＩＦＯ的ＩＰ核时，ＦＩＦＯ—ＤＩＮ为８　ｂｉｔ数据，开辟写入　Ｎ　初始化Ｊ　配置时钟ＣＣＬＫ置低　Ｙ　ＤＩＮ保持上一个数据　ＰＲＯＧ　Ｂ置低５００　ｒｌｓ　ＰＲＯＧ＿Ｂ置高卜卜一　＋　Ｎ　‘Ｙ　Ｎ　配置时钟ＣＣＬＫ置高　配置数据送给ＤＩＮ　＜　塑　圆●Ｙ　　图３　ＦＰＧＡ２配置流程图　２３４　电　子　器件　第３４卷　地址空间１　０２４，由于ＦＬＡＳＨ中存人的８　ｂｉｔ数据，　而串行配置数据ＤＩＮ是１　ｂｉｔ数据总线，所以ＦＩＦＯ　的读出ＦＩＦＯ—ＤＯＵＴ为１　ｂｉｔ数据，读出时钟ＲＤ—　ＣＬＫ为写入时钟ＷＲ～ＣＬＫ的８倍频率，读出地址空　间为１　０２４的８倍即８　１９２。　２．２采集数据缓存模块　化后的Ｍｉｃｒｏｂｌａｚｅ　４．００版３２　ｂｉｔ软核，工作频率可　达到２００　ＭＨｚ，核心性能比前一版本提高多达２５％，　处理速度超过１　６６　ＤＭＩＰＳ。ＦＰＧＡ１发送数据模块和　ＦＰＧＡ２接收数据模块用异步ＦＩＦＯ作为通信接口，　ＦＩＦＯ写时钟ＦＩＦＯ—ＷＲ—ＣＬＫ与ＦＰＧＡ１发送时钟同　步，ＦＩＦＯ读时钟ＦＩＦＯ—ＲＤ—ＣＬＫ与ＳＤＲＡＭ１写时钟　ＷＣＬＫ同步。由于ＸＣ４ＶＳＸ２５芯片内部Ｂｌｏｃｋ　ＲＡＭ　此设计的图像采集模块中，Ａ／Ｄ转换方式为Ｒ、　Ｇ、Ｂ三通道方式，即Ａ／Ｄ转换器将三路并行模拟信　号转换成ＲＧＢ三路８　ｂｉｔ数字信号，这就要求控制　达到２　３０４　ｋｂｉｔ，而采集数据只有８　ｂｉｔ，乒乓操作要　求两个双倍地址空间，所以ＦＩＦＯ的地址空间最大　单元具有并行处理数据的能力。ＦＰＧＡ１作为采集　控制单元，具有并行处理数据的特点，用三倍于Ａ／　Ｄ转换频率的时钟ＣＬＫ依次将三路ＲＧＢ数字信号　缓存于ＦＰＧＡ１内部存储器双口ＲＡＭ中，由Ａ／Ｄ转　换而成的数字信号应依次为Ｒ１，Ｇ　，Ｂ１，Ｒ２，Ｇ２，Ｂ２…　冗　，Ｇ　，Ｂ　。不同于ＦＩＦＯ的先进先出特性，双口　ＲＡＭ可以把写入数据１ＴＩ存入任何一个开辟了的子　地址空间，然后根据需求控制数据ｉｎ的读出顺　序¨　“　。如图４所示，ＦＰＧＡ１开辟ＲＡＭ空间时采　用乒乓操作即双地址循环存储，双口ＲＡＭ中地址　空间应分为三段：第一段地址空间为１到Ⅳ，依次存　放Ⅳ个Ｒ数据；第二段地址空问Ⅳ十１到２Ｎ依次存　人Ⅳ个Ｇ数据；第三段地址空间２Ⅳ＋１到３Ｎ依次　存人Ｂ数据。因此双口ＲＡＭ地址空间１到３Ｎ存　放的数据依次为　１，Ｒ２…Ｒ，ｖ，Ｇ１，Ｇ２…ＧⅣ，Ｂ１，Ｂ２…　Ｂ　，将ＲＧＢ三种数据按照图像格式要求邻域输出。　图５为双口ＲＡＭ的缓存仿真图。　ＣＬＫ　１　２　３　图４　ＲＡＭ数据缓存方式　图５双１：７　ＲＡＭ缓存仿真波形图　２．３处理模块设计　在此设计中，处理芯片ＦＰＧＡ２中嵌人了性能优　可以达到１４４　ｋｂｉｔ，此设计取ＦＩＦＯ地址空间深度为　１０　ｂｉｔ。此过程在ＥＤＫ编程环境下完成，Ｍｉｃｒｏｂｌａｚｅ　核接收到发送命令ＲＥＣＥＩＶＥ—ＳＴＡＲＴ开始向　ＳＤＲＡＭ中写人数据，接收到结束命令ＲＥＣＥＩＶＥ—　ＯＶＥＲ即一帧数据发送完毕，便停止接收数据。　此设计ＳＤＲＡＭ采用镁光公司型号为砌　ＬＣ的　芯片，数据总线为１６　ｂｉｔ。由于采集数据只有８　ｂｉｔ，所　以Ｍｉｅｎ）ｂｌａｚｅ核需要对ＳＤＲＡＭ数据接口信号连接进　行修改【１２］。Ｍｉｃｒｏｂｌａｚｅ处理器在制定ＯＰＢ＿ＥＭＣ核时，　ＳＤＲＡＭ的数据总线Ｍｅｍ—ＤＱＳ是由ＯＰＢ总线直接生　成的，具有ＯＰＢ地址总线特陛，宽度为１６　ｂｉｔ，第０位是　地址最高位，第１５位为地址最低位。ＳＤＲＡＭ只需　８　ｂｉｔ总线，８　ｂｉｔ～１５　ｂｉｔ，其他未使用的８　ｂｉｔ总线　０　ｂｉｔ－７　ｂｉｔ需置为无连接，在Ｎｅｔ列不能直接完成此　操作，需要在Ｍｅｍ＿ＤＱ行的Ｎｅｔ列删除原有连接，然后　用键盘输入ｎｅ０＆ｎｃｌｄｍｃ２＆ｎｃ３＆ｎｅ４＆ｎｃ５＆ｎｅ６ｄｍｃ７。　８　ｂｉｔ数据总线Ｍｅｍ＿ＤＱ［０：７］链接到重新定义的信号　ｓｄｒａｍ＿ｄｑ，并定义网表信号ｓｄｒａｍ＿ｄｑ的宽度为８。图６　为修改后的连接情况。　ＭｅｒｅＢＥＮ　ｌ￣ｇａ　Ｏ＿Ｇｅｎｅｒｉｃ＿Ｅｘｔｅｍａｌ＿Ｍｅｍｏｒｙ＿Ｍｅｍ＿ＢＥＮ　Ｏ　Ｍｅｍ＿ＱＷＥＮ　Ｎｏ　Ｃｏｎｎｅｃｔｉｏｎ　０　ＭｅｒｅＷＥＮ　ｌ　ｆｐｇａ＿ｏ—ｏｅｎｅｒｉｃ＿Ｅｘｔｅｍａｌ＿Ｍｅｍｏｒｙ＿Ｍｅｍ＿ＷＥＮ　０　ＹｌｅｍＯＥＮ　ｆｐｇａ　ＯＧｅｎｅｒｉｃＥｘｔｅｒｎａｌＭｅｍｏｒｙＭｅｍＯＥＮ　０　￣ＩｅｍＣＥＮ　ｌ　ｆｐｇａ＿ｏ　Ｇｅｎｅｒｉｃ＿ＥｘｔｅｍａＬＭｅｍｏｒｙ　Ｍｅｍ　ＣＥＮ　０　Ⅵｅｍ　ＲＰＮ　ｉ　ＧｅｎｅｒｉｃＥｘｔｅｍａｌ　Ｍｅｍｏｒｙ　Ｍｅｍ　ＲＰＮ　０　￣ｌｅｍＡ　ｉ　ｆｐｇａ＿ＯＧｅｎｅｒｉｃＥｘｔｅｒｎａｌＭｅｍｏｒｙ　Ｍｅｍ＿Ａ　０　ｖｌｅｍＤＱ＿Ｔ　ｌ　Ｎｏ　ｃｏｎｎｅｃｔｉｏｎ　Ｏ　ＶｌｅｍＤＱ　０｝Ｎｏ　ｃｏｎｎｅｃｔｉｏｎ　坚　Ｏ　ｖｌｅｍＤＱ＿ｌ｝Ｎｏ　ｃｏｎｎｅｃｔｉｏｎ　Ｉ　ｄｅｍＤＱ　ｉｎｃＯ＆ｎｃｌ＆ｎｃ２＆ｎｃ３　ｎｃ４＆ｎｃ５＆ｎｃ６＆ｎｃ７　｝　ＩＯ　（ｄＣｌｋ　　ｌｓｙｓｃｌｋ　ｓ　●　图６更改后的ＳＤＲＡＭ接口信号连接　３系统软件设计　此设计采用了两块Ｘｉｌｉｎｘ　ＦＰＧＡ芯片，软件编　程是在ＩＳＥ编程环境和ＥＤＫ编程环境下完成，通过　协作设计建立了ＩＳＥ和ＥＤＫ两大工具的连接，发挥　了两种工具组的优势。ＩＳＥ适合逻辑设计，ＥＤＫ适　合嵌入式设计，ＩＳＥ环境下Ｖｅｒｉｌｏｇ编程，主要负责　ＦＰＧＡ２的在线配置、数据采集与存储以及ＦＰＧＡ１与　ＦＰＧＡ２的通信。ＥＤＫ环境下ｃ编程，主要负责对片　第２期　陈东明，叶玉堂等：基于ＳＯＰＣ可重构的图像采集与处理系统设计　２３５　内存储器ＦＩＦＯ以及片外存储器ＳＤＲＡＭ的数据存　储以及对数据的算法处理。此设计以直方图均衡化　ｉｎｔｗｉｄｔｈ，ｉｎｔ　ｈｅｉｇｈｔ）为直方图均衡化函数，ｉｍｇｌｎ指向　一维输入图像数组；ｉｍｇＯｕｔ指向一维输出图像数组；　算法为例对采集数据进行处理，通过串行接口传输　给ＰＣ机，由应用软件显示数据灰度值图像。整个　流程如图７所示。　传输给ＦＰＧＡ２　ｔ　存储于ＳＤＲＡＭ　ＦＰＧＡ２在线配置　Ｎ　Ｎ　。　。帧图像数、　、据存储完　－　＂Ｙ　ｖ￣－　直方图均衡化　处理　Ｎ　双口ＲＡＭ达　传输给ＰＣ￣）Ｌ　到容量阈值　显示图像　图７软件设计流程　Ｍｉｃｒｏｂｌａｚｅ软核在ＸＰＳ环境编程下的核心代码：　＃ｉｎｃｌｕｄｅ　ｘｐａｒａｍｅｔｅｒｓ．ｈ　＃ｉｎｃｌｕｄｅ　ｘｉｏ．ｈ”　＃ｉｎｃｌｕｄｅ　ｘｂａｓｉｃｔｙｐｅｓ．ｈ　＃ｉｎｃｌｕｄｅ　ｘｕａｒｔｌｉｔｅ１．ｈ　ｖｏｉｄ　ｈｉｓｔＥｑ（ｓｈｏｒｔ　ｉｍｇｌｎ，ｓｈｏｒｔ￥ｉｍｇ０ｕｔ，ｉｎｔ　ｗｉｄｔｈ，ｉｎｔ　ｈｅｉｇｈｔ）；　／／＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝＝　＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝　ｉｎｔ　ｍａｉｎ（ｖｏｉｄ）｛　ｆｏｒ（ｍ＝０；Ｉｌｌ＜＝１７ｌ；ｍ＋＋）／／图像分为１７２块分块处理　｛　ｏｆｒ（ｉ＝０；ｉ＜＝１０２３９；ｉ＋＋）／／每块为１０Ｋ图像数据　｛　ｊ［ｉ］＝ＸＩｏ—Ｉｎｌ６（ＸＰＡＲ—ＧＥＮＥＲＩＣ—ＥＸＴＥＲＮＡＬ—ＭＥＭＯＲＹ—　ＭＥＭＯＢＡＳＥＡＤＤＲ＋ｎ＋ｉ）；　ＸＵａｒｔＬｉｔｅＳｅｎｄＢｙｔｅ（ＸＰＡＲ—ＲＳ２３２一ＢＡＳＥＡＤＤＲ，ｊ［ｉ］）；　｝　ｈｉｓｔＥｑ（Ｊ，Ｄａｔａ，１７２０，６）；／／网像宽度为１７２０，１０Ｋ数据总共　有６的深度　ｏｆｒ（ｋ＝０；ｋ＜＝１０２３９；ｋ＋＋）　｛　ＸＩｏＯｕｔｌ６（ＸＰＡＲ——ＧＥＮＥＲＩＣ——ＥＸＴＥＲＮＡＬ——ＭＥＭＯＲＹ——ＭＥＭＯ——　ＢＡＳＥＡＤＤＲ＋ｎ＋ｋ，Ｄａｔａ［ｋ］）；　ＸＵａｒｔＬｉｔｅＳｅｎｄＢｙｔｅ（ＸＰＡＲ—ＲＳ２３２一ＢＡＳＥＡＤＤＲ，Ｄａｔａ［ｋ］）；　　｝｝　ｒｅｔｕｒｎ　０；　｝　ｖｏｉｄ　ｈｉｓｔＥｑ（ｓｈｏｒｔ　ｉｍｇｌｎ，ｓｈｏｒｔ：ｌ：ｉｍｇＯｕｔ，　ｗｉｄｔｈ被处理图像宽度高度参数；ｈｅｉｇｈｔ被处理图像高　度参数。一帧图像大小为１　７２０×１　０２４　ｂｉｔ，约１．７　Ｍｂｉｔ，数据由ＳＤＲＡＭ读出进行处理时需设定指针对　数据进行缓存，由于ＸＣ４ＶＳＸ２５芯片内部Ｂｌｏｃｋ　ＲＡＭ　为２　３０４　ｋｂｉｔ，不足以缓存整个图像数据，所以对图像　数据进行分块处理，具体方法如上述代码所示。图８　和图９分别为图像处理前后的灰度值图像。　图８　未处理的采集图像　图９　直方图均衡化处理后的采集图像　４结束语　本文提出了一种基于ＳＯＰＣ可重构的图像采集与　处理系统设计新方案，并以直方图均衡化算法为例完　成软硬调试，实现了原定功能，验证了此设计的可行　性。此嵌入式平台可以作为一个子系统应用于点钞　机，清分机等金融设备中完成纸币残损、字符识别、纸　币朝向、纸币新旧等核心算法。由于此设计采用可重　构技术，用户可以根据实际需求直接通过ＰＣ机ＵＳＢ　接口将修改后的算法代码文件传送到目标板上从而完　成清分机核心算法修改或者升级，还可以进一步开发　ｕＣ／ＯＳ－ｌＩ、ｕｃＬｉｎＬ１Ｘ等嵌入式操作系统在ＦＰＧＡ上的移　植从而实现更加复杂的算法并且提高处理速度。因此　本文提出的以ＳＯＰＣ嵌入式技术为核心的硬件平台在　许多军事领域，商业领域如信息查询机、ＰＯＳ机、智能　指纹考勤仪、自动售货机、智能加油机、ＡＴＭ机、清分机　等方面的应用逐渐广泛起来，打破了传统数字信号处　理器（ＤＳＰ）的垄断地位，具有美好的发展前景。