(12)发明专利申请
(10)申请公布号 CN 106449571 A(43)申请公布日 2017.02.22
(21)申请号 201610629149.5(22)申请日 2016.08.03(30)优先权数据
62/204,160 2015.08.12 US15/164,889 2016.05.26 US
(71)申请人 联发科技股份有限公司
地址 中国台湾新竹市新竹科学工业园区笃
行一路一号(72)发明人 陈俊良
(74)专利代理机构 深圳市威世博知识产权代理
事务所(普通合伙) 44280
代理人 何青瓦(51)Int.Cl.
H01L 23/48(2006.01)H01L 23/485(2006.01)
(54)发明名称
半导体设备(57)摘要
本发明公开了一种半导体设备，具有小的尺寸并且能够增强电磁场。其中，该半导体设备包括：金属垫、第一金属层布线及至少一个通孔插塞。其中，该金属垫位于该半导体设备的第一金属层。其中，该第一金属层布线位于该半导体设备中的第二金属层，并且位于该金属垫的正下方。其中，该至少一个通孔插塞用于将该第一金属层布线连接至该金属垫，并且该至少一个通孔插塞位于该金属垫的正下方。
权利要求书1页 说明书6页 附图5页
CN 106449571 ACN 106449571 A
权 利 要 求 书
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1.一种半导体设备，其特征在于，包括：金属垫，设置于该半导体设备的第一金属层；第一金属层布线，位于该半导体设备的第二金属层中，并且位于该金属垫的正下方；以及
至少一个通孔插塞，用于将该第一金属层布线连接至该金属垫，其中，该至少一个通孔插塞位于该金属垫的正下方。
2.如权利要求1所述的半导体设备，其特征在于，该第一金属层布线包括：多组末端线路，分别对应多个场效应晶体管的末端。
3.如权利要求2所述的半导体设备，其特征在于，在该多组末端线路的相邻两个末端线路之间存在氧化区，并且该氧化区的宽度大于2微米。
4.如权利要求2或3所述的半导体设备，其特征在于，该多组末端线路中的一组末端线路包括：源极末端线路及漏极末端线路，分别对应该多个场效应晶体管中的一个场效应晶体管的源极末端及漏极末端。
5.如权利要求1所述的半导体设备，其特征在于，进一步包括：第二金属层布线，形成于该半导体设备的该第二金属层中，并且连接该第一金属层布线，其中，该第二金属层布线不位于该金属垫的正下方。
6.如权利要求5所述的半导体设备，其特征在于，该第一金属层布线包括：多组第一末端线路，分别对应多个场效应晶体管的多个末端；以及该第二金属层布线包括：多组第二末端线路，分别对应该第一金属层布线中的该多组第一末端线路。
7.如权利要求6所述的半导体设备，其特征在于，该第二金属层布线的该多组第二末端线路分别为该第一金属层布线的该多组第一末端线路的延伸。
8.如权利要求1所述的半导体设备，其特征在于，该半导体设备为芯片，及/或，该第一金属层及该第二金属层为该半导体设备中的相邻金属层。
9.如权利要求1所述的半导体设备，其特征在于，该至少一个通孔插塞的至少一侧的尺寸不小于1微米。
10.如权利要求9所述的半导体设备，其特征在于，该至少一个通孔插塞的第一侧的尺寸不小于1微米，该至少一个通孔插塞的第二侧的尺寸不小于3微米。
11.如权利要求1所述的半导体设备，其特征在于，该第一金属层布线具有均匀的图案，并且该均匀的图案的金属密度介于30％～70％之间。
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说 明 书半导体设备
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技术领域[0001]本发明涉及半导体技术领域，尤其涉及一种允许金属层布线直接形成于金属垫正下方的半导体设备。
背景技术[0002]请参见图1。图1为现有的半导体设备100的简化上视图。其中该半导体设备100可为芯片。如图1所示，该半导体设备100包含：金属垫102、电源线路(power line)104、以及接地线路(ground line)106。然而，该电源线路104与该接地线路106无法形成于金属垫102下方，因此半导体设备100需要大的布线区域来形成电源线路104和接地线路106。发明内容[0003]有鉴于此，本发明实施例提供了一种半导体设备，具有小的尺寸并且能够增强电磁场。[0004]本发明实施例提供了一种半导体设备，包括：金属垫，设置于该半导体设备的第一金属层；第一金属层布线，位于该半导体设备的第二金属层，并且位于该金属垫的正下方；以及至少一个通孔插塞，用于将该第一金属层布线连接至该金属垫，其中，该至少一个通孔插塞位于该金属垫的正下方。[0005]其中，该第一金属层布线包括：多组末端线路，分别对应多个场效应晶体管的末端。[0006]其中，在该多组末端线路的相邻两个末端线路之间存在氧化区，并且该氧化区的宽度大于2微米。[0007]其中，该多组末端线路中的一组末端线路包括：源极末端线路及漏极末端线路，分别对应该多个场效应晶体管中的一个场效应晶体管的源极末端及漏极末端。[0008]其中，进一步包括：第二金属层布线，形成于该半导体设备的该第二金属层中，并且连接该第一金属层布线，其中，该第二金属层布线不位于该金属垫的正下方。[0009]其中，该第一金属层布线包括：多组第一末端线路，分别对应多个场效应晶体管的多个末端；以及该第二金属层布线包括：多组第二末端线路，分别对应该第一金属层布线中的该多组第一末端线路。[0010]其中，该第二金属层布线的该多组第二末端线路分别为该第一金属层布线的该多组第一末端线路的延伸。[0011]其中，该半导体设备为芯片，及/或，该第一金属层及该第二金属层为该半导体设备中的相邻金属层。[0012]其中，该至少一个通孔插塞的至少一侧的尺寸不小于1微米。[0013]其中，该至少一个通孔插塞的第一侧的尺寸不小于1微米，该至少一个通孔插塞的第二侧的尺寸不小于3微米。[0014]其中，该第一金属层布线具有均匀的图案，并且该均匀的图案的金属密度介于
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30％～70％之间。[0015]本发明实施例的有益效果是：[0016]以上的半导体设备，由于第二金属层中的第一金属层布线位于第一金属层中的金属垫的正下方，因此可以达到缩小半导体设备(如芯片)的大小及增强电磁场(EM enhancement)的效果。
附图说明[0017]图1为现有的半导体设备的简化上视图；[0018]图2为根据本发明第一实施方式的半导体设备的简化剖面图；[0019]图3为图2中半导体设备的简化上视图；[0020]图4为根据本发明第二实施方式的半导体设备的简化剖面图；[0021]图5为图4中半导体设备的简化上视图；[0022]图6为根据本发明第三实施方式的半导体设备的简化剖面图；[0023]图7为图6中半导体设备的简化上视图；[0024]图8为根据本发明第四实施方式的半导体设备的简化上视图。
具体实施方式[0025]为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。[0026]在本申请说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。[0027]请参见图2与图3。图2为根据本发明第一实施方式的半导体设备200的简化剖面图。图3为该半导体设备200的简化上视图。其中，该半导体设备200可为芯片。如图2与图3所示，半导体设备200可包含：金属垫(metal pad)202、第一特定金属层布线(routing)204、与第二特定金属层布线205。金属垫202位于半导体设备200的第一金属层206中，其中金属垫202的厚度小于
(即2微米)，且金属垫202的材质可为铝。第一特定金属层布线204
形成于半导体设备200的第二金属层208中，并且直接位于金属垫202的正下方。如图2所示，金属垫202可以视为第一金属层206的一部分，并且第一特定金属层布线204及第二特定金属层布线205可以视为第二金属层208的一部分。此外，请注意，上述实施方式仅用于解释说明本发明，而并非用于限制本发明。例如，图2所示的结构可以依据不同的设计需求而改变。[0028]第一特定金属层布线204具有均匀的图案(uniform pattern)，其中该均匀的图案的金属密度介于30％～70％之间。请注意，若均匀的图案的金属密度高于70％，则金属垫202之下的第一特定金属层布线204将失效(fail)。若均匀的图案的金属密度低于30％，则
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难以设计金属垫202之下的第一特定金属层布线204。如图3所示，第一特定金属层布线204可以包含：四个第一电源线路210、四个第一接地线路212、以及至少一个未使用的金属线路(如一个或多个未使用的金属线路)，诸如本实施方式中的未使用的金属线路214，其中多个氧化区216位于第一电源线路210之间、第一接地线路212之间、第一电源线路路210与未使用的金属线路214之间、以及第一接地线路212与未使用的金属线路214之间。并且，每个氧化区216的宽度可大于2微米。此外，未使用的金属线路214可作为用于坚固接合(robust bondability)的虚置图案(dummy pattern)。第二特定金属层布线205形成于半导体设备200的第二金属层208中，并连接至第一特定金属层布线204。其中，第二特定金属层布线205不位于金属垫202的正下方。第二特定金属层布线205可以包含第二电源线路218与第二接地线路220。其中，第一金属层206与第二金属层208为半导体设备200中的相邻金属层，且氧化层209位于第一金属层206与第二金属层208之间。请注意，上述实施方式仅用于解释说明本发明，而并非用于限制本发明。举例来说，第一电源线路210、第一接地线路212、与未使用的金属线路214的数量可依据不同设计要求而改变。[0029]上述内容简要总结如下：与现有技术相比较，由于本发明的半导体设备的金属层布线可直接形成于金属垫之下，因此可有效缩小半导体设备的布线区域的尺寸。[0030]请见图4与图5。图4为根据本发明第二实施方式的半导体设备300的简化剖面图。图5为该半导体设备300的简化上视图。其中半导体设备300可为芯片。如图4与图5所示，半导体设备300可以包括金属垫302、第一特定金属层布线304以及第二特定金属层布线305。金属垫302位于半导体设备300的第一金属层306中，其中金属垫302的厚度小于
(即2微米)，且金属垫302的材质可为铝；其中第一金属层306可以为半导体设备300的最上层金属层。第一特定金属层布线304形成于半导体设备300的第二金属层308中，并直接位于金属垫302的正下方。如图4所示，金属垫302可以视为第一金属层306的一部分，以及第一特定金属层布线304与第二特定金属层布线305可以视为第二金属层308的一部分。此外，请注意上述实施方式仅用以说明而非局限本发明。例如，图4所示结构可以依据不同设计要求而改变。[0031]第一特定金属层布线304具有均匀的图案，其中该均匀的图案的金属密度介于30％～70％之间。请注意，若均匀的图案的金属密度高于70％，则金属垫302下面的第一特定金属层布线304将失效。若均匀的图案的金属密度低于30％，则难以设计位于金属垫302正下方的第一特定金属层布线304。如图5所示，第一特定金属层布线304包含四个第一输入/输出(I/O)布线线路310以及五个未使用的金属线路314，其中氧化区316位于第一输入/输出布线线路310与未使用的金属线路314之间。每个氧化区316宽度可大于3微米。此外，未使用的金属线路314可作为坚固接合的虚置图案。第二特定金属层布线305形成于半导体设备300的第二金属层308中，并连接至第一特定金属层布线304。其中，第二特定金属层布线305不位于金属垫302的正下方。第二特定金属层布线305可包含：四个第二输入/输出布线线路318，其中半导体设备300可以包括：至少一个通孔插塞(如一个或多个通孔插塞)，用于将第二输入/输出布线线路318中的至少一部分(如部分或全部)连接至其他金属层中的其他金属线路，诸如多个通孔插塞用于将第二输入/输出布线线路318分别连接至一个或多个其他金属层中的多个其他金属线路。请注意第一金属层306与第二金属层308为半导体设备300的相邻金属层，且氧化层309位于第一金属层306与第二金属层308之间。此外，请注意，
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上述实施方式仅用于解释说明本发明，而并非用于限制本发明。举例来说，第一输入/输出布线线路310与未使用的金属线路314的数量可分别依据不同设计需求改变。[0032]上述内容简要总结如下：与现有技术相比较，由于本发明的半导体设备的金属层布线可直接形成于金属垫的正下方，因此可有效缩小半导体设备的布线区域尺寸。[0033]请参考图6及图7。图6为根据本发明第三实施方式的半导体设备400的简化剖面示意图，及图7为该半导体设备400的简化上视图。其中，该半导体设备400可以为芯片。如图6及图7所示，该半导体设备400可以包括：金属垫402，第一特定金属层布线404，以及第二特定金属层布线405。该金属垫402位于半导体设备400的第一金属层406中，其中金属垫402的厚度小于
(即2微米)，以及金属垫402的材质可以为铝。第一特定金属层布线404
形成于半导体设备400的第二金属层408中并且位于金属垫402的正下方。如图6所示，金属垫402可视为第一金属层406的一部分，以及第一特定金属层布线404及第二特定金属层布线405可视为第二金属层408的一部分。另外，半导体设备400可以包括：至少一个通孔插塞(如一个或多个通孔插塞)，用于将第一特定金属层布线404连接至第一金属层406中的至少一个金属区(如一个或多个金属区)。其中，上述的至少一个通孔插塞可以包括：多个通孔插塞，诸如多个通孔插塞401，位于金属垫402的正下方，并且通孔插塞401可以用来将第一特定金属层布线404中的多个部分分别连接至第一金属层406中的多个金属区(如金属线路)。请注意，以上实施例仅为说明目的，并且不意味着对本发明的限制。例如，图6所示的结构可以依据不同设计要求而改变。在一些示例中，通孔插塞401的数目可以依据不同设计要求而改变。[0034]该第一特定金属层布线404具有均匀的图案，其中均匀的图案的金属密度为30％至70％。请注意，若均匀的图案的金属密度高于70％，则金属垫402下面的第一特定金属层布线404将失效。若均匀的图案的金属密度低于30％，则难以设计金属垫402之下的第一特定金属层布线404。如图7所示，第一特定金属层布线404可以包括：多组末端线路(terminal line)，分别对应多个FET(field effect transistor，场效应晶体管)的末端，诸如一组末端线路{410-1,414-1}与一组末端线路{410-2,414-2}。例如，末端线路410-1可以为源极末端线路，对应多个FET中的第一FET的源极末端，以及末端线路414-1可以为漏极末端(drain terminal)线路，对应第一FET的漏极末端。另外，末端线路410-2可以为源极末端线路，对应多个FET中第二FET的源极末端，以及末端线路414-2可以为漏极末端，对应第二FET的漏极末端。在一些实施例中，多组末端线路的布置可以变化。例如，末端线路414-1可以为源极末端线路，对应多个FET中第一FET的源极末端，以及末端线路410-1可以为漏极末端线路，对应第一FET的漏极末端。另外，末端线路414-2可以为源极末端线路，对应多个FET中的第二FET的源极末端，以及末端线路410-2可以为漏极末端线路，对应第二FET的漏极末端。[0035]根据图7所示的实施方式，虚线所示出的小方框可以作为通孔插塞401的示例，并且通孔插塞401位于金属垫402与多组末端线路(如一组末端线路{410-1,414-1}，以及一组末端线路{410-2,414-2})之间。如图7所示，至少一个氧化区(如一个或多个氧化区)位于多组末端线路之间，诸如在本实施方式中，氧化区416位于一组末端线路{410-1,414-1}以及一组末端线路{410-2,414-2}之间，并且上述的至少一个氧化区中的每一个氧化区(如氧化区416)均具有大于2微米的宽度。例如，氧化区412位于该多组末端线路中每一组中的源极末端线路及漏极末端线路之间，并且氧化区412的宽度大于2微米。另外，第二特定金属层布
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线405形成于半导体设备400的第二金属层408中，并且连接第一特定金属层布线404，其中第二特定金属层布线405不位于金属垫402的正下方。第二特定金属层布线405可以包括：多组末端线路，分别对应第一特定金属层布线404中的多组末端线路。第二特定金属层布线405的多组末端线路的示例可以包括但不限制于：一组末端线路{420-1,424-1}，一组末端线路{420-2,424-2}，一组末端线路{430-1,434-1}，及一组末端线路{430-2,434-2}。在本实施方式中，第二特定金属层布线405中的多组末端线路分别视为第一特定金属层布线404中多组末端线路的延伸。另外，氧化区426位于第二特定金属层布线405中的一组末端线路{420-1,424-1}及一组末端线路{420-2,424-2}之间，氧化区436位于第二特定金属层布线405中的一组末端线路{430-1,434-1}及一组末端线路{430-2,434-2}之间，氧化区422、432位于第二特定金属层布线405中每一组末端线路中的两末端线路之间。其中氧化区426及436可以视为氧化区416的延伸，氧化区422及432可以视为氧化区412的延伸。其中，末端线路的宽度，相邻组末端线路之间的间隙宽度，以及每组末端线路中的末端线路之间的间隙宽度可以保持固定，而不论末端线路是否在金属垫402的下方。请注意，第一金属层406及第二金属层408为半导体设备400中的相邻金属层，并且氧化层409介于第一金属层406及第二金属层408之间。例如，通孔插塞401可以穿过氧化层409。另外，请注意以上实施方式仅是说明目的，而不意味着对本发明的限制。例如，多组末端线路的数目可以依据不同设计需求而改变。[0036]上述内容简要总结如下：与现有技术相比较，由于本发明的半导体设备的金属层布线可直接形成于金属垫之下，因此可有效缩小半导体设备的布线区域尺寸。[0037]根据一些实施方式，上述至少一个通孔插塞(如一个或多个通孔插塞，诸如通孔插塞401)的至少一侧的至少一个尺寸不小于1微米。例如，每个通孔插塞401可以实作为具有一诸如1μm×1μm的传导区域，以允许电流流过该通孔插塞401(如从金属垫402至第一特定金属层布线404，或者从第一特定金属层布线404至金属垫402)而不损伤通孔插塞401，并且通孔插塞401中的通孔插塞的数量可以非常大，以在金属垫402下方得到预定百分比的面积，其中，通孔插塞401可以在金属垫402下方广泛且规则地分布。这仅是出于说明目的，而不意味着对本发明的限制。根据一些实施方式，上述的至少一个通孔插塞(如一个或多个通孔插塞，如通孔插塞401)的第一侧的尺寸不小于1μm，并且上述的至少一个通孔插塞(如一个或多个通孔插塞，诸如通孔插塞401)的第二侧的尺寸不小于3μm。例如，每个通孔插塞401可以实作为具有诸如1μm×3μm的传导区域，以允许电流流过通孔插塞401(如从金属垫402至第一特定金属层布线404，或者从第一特定金属层布线404至金属垫402)而不会损伤通孔插塞401。[0038]根据一些实施例，由于多个通孔插塞(诸如通孔插塞401)可以在金属垫402的正下方实现，因此关于末端线路的一些实现参数可以保持固定，而不论末端线路是否在金属垫402下方。这些关于末端线路的实现参数的示例可以包括但不限于：末端线路的宽度，相邻组末端线路之间的间隙宽度，每组末端线路中末端线路之间的间隙宽度。[0039]图8是根据本发明第四实施方式的半导体设备的简化上视图。其中，本实施方式的半导体设备可以作为图7所示的半导体设备400的示例，并且金属垫502可以作为上述描述的金属垫402的示例。出于简洁，金属垫502下方的多组末端线路的组数可以为2，以作为图7的示意。请注意，以上实施例仅是出于说明目的而不是意味着对本发明的限制。
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根据本实施方式，末端线路S可以作为对应FET之一的源极末端的源极末端线路的
示例，以及末端线路D可以作为对应FET之一的漏极末端的漏极末端线路的示例。请注意，末端线路的宽度C，相邻组末端线路的间隙的宽度X，每组末端线路中的末端线路之间的间隙宽度B可以保持固定，而不论末端线路是否位于金属垫502下方。另外，本实施方式的第一特定金属层布线404可以包括：至少一个未使用的金属线路(如一个或多个未使用的金属线路)，诸如两个具有宽度A的未使用的金属线路。例如，可以把上述的至少一个未使用的金属线路(如该两个未使用的金属线路)作为用于坚固接合的虚置图案。出于简洁，用于此实施方式的相似描述不再详细地重复。[0041]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
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