数电慕课习题汇总

数电慕课习题汇总（含全部答案）

第一章

1. 将二进制数B转换成十进制数是 .

2. 将二进制数(1010 0110 1100)B转换成十六进制数是 A6C. 3. 将二进制数B转换成八进制数是 . 4. 将十六进制数H转换成十进制数是 .

5. 十进制数–10的8位带符号二进制数的原码及补码表示分别是 1000 1010， 1111 0110 6. 带符号二进制补码0101 1001和1101 0011所表示的十进制数分别为 89,-45

]

7. 用8位二进制补码计算 12+21所得结果为 0010 0001

8. 用8位二进制补码计算 –121–29时，所得结果 会 产生溢出，若出现溢出，解决办法是只有进行位扩展。 9. 十进制数8的5421BCD码表示为 1011 10. 字符Y 的ASCII码的十六进制数表示为 59 11. 将十六进制数H转换成二进制数是 0100

12. 8位二进制补码(1111 1111)B所对应的十进制数真实值是 -1 13. 8位无符号二进制数可以表示的最大十进制数为256。× 14. 二进制码1010转换成格雷码为1111。√

\"

15.二进制代码中8421BCD码、格雷码等都是有权码，而余3码、余

3循环码等都是无权码。×

16. 当关注各信号之间的逻辑关系而不用考虑数字电路的翻转特性时，可将数字波形画成理想的波形。 √

17. 将十进制数转换为二进制数，整数部分和小数部分需要分开进行。整数部分的转换方法是连续除以2直到商为0，每一步的余数作为二进制数的一位数字，最先获得的余数是二进制数的最低位，最后获得的是其最高位；小数部分的转换方法是连续乘以2直到满足误差要求，每一步取乘积的整数部分作为二进制数的一位数字，同样地，最先获得的整数部分是二进制数的最低位，最后获得的是其最高位。 ×

18. 无符号二进制数1001和0011的差等于0110 √ 19. 无符号二进制数1001和0101的乘积等于 (101101)B √ 20. 十进制数 –25的8位二进制补码表示为 ()B √ 21. 8位二进制补码所表示的数值范围为–256 ~ +255 × 22. 格雷码10110转换为二进制码后是11011 √

!

23. 字符S的ASCII码值（1010011）在最高位设置奇校验位后，它的二进制表示为 √

24. 将一个八进制数写成（） × 25. 第二章

×

1. 逻辑表达式A+BC = (A+B)( A+C) 2

．

函

数

。

的

对

偶

式

为

3. 函数L= AB+B+BCD= B

!

的逻辑相邻项为

。

4. 最小项

5. 标准与或式是由最小项相或构成的逻辑表达式。 6. 当7. 8. 设

，

为函数F 的两个最大项，时，同一逻辑函数的两个最小项

1

= 1 。 ＝ 0 。

9. 四个逻辑相邻的最小项合并，可以消去___2___个因子 10. 4变量逻辑函数的卡诺图中，有_4_个方格与

对应的方格相邻

11. 函数,,的卡诺图表示如下，他们之间的逻辑关系是__

__。 ]

12. 若逻辑函数则F和G相与的结果为13. 若逻辑函数

则F和G相或的结果为____1_____

.

14.

15. 求一个逻辑函数L的对偶式时，下列说法不正确的是 . A.保持原式中的运算顺序不变。

B.常数中的“1”换成“0”，“0”换成“1” C.原变量换成反变量，反变量换成原变量。

。

D.把L中的“与”换成“或”，“或”换成“与”16. 使逻辑函数

为1的最小项有7个。

17. 如果规定只能使用非门和2输入与非门来实现L=AB+AC，则正确的逻辑图是 .

A.

B.

C.

(

D.

18. 已知函数L(A，B，C，D)的卡诺图如图所示，则函数-或表达式为

。

19. 已知函数L(A，B，C，D)的卡诺图如图所示，则函数-或表达式为

。

L的最简与L的最简与

20. 下列等式成立的是 +AC+BC=AB+BC

—

B.

C. (A+B)(A+C)=A+BC +AB=A

21. 已知A + B = A+ C，则B = C。× 22. 已知AB =AC，则B = C。×

23. n 个变量的最小项是包含全部n 个变量的乘积项，在乘积项中每个变量只能以原变量的形式出现一次。×

24. 用卡诺图化简一个逻辑函数，得到的最简与或式可能不是唯一的。√ 25.

》

。√

的结果为 B .

26. 逻辑函数

27. 已知函数L(A，B，C，D)的卡诺图如图所示，则函数L的最简与-或表达式为

。

28. 已知函数L(A，B，C，D)的卡诺图如图所示，则函数L的最简与-或表达式为

。

第三章

1. 电路如图所示，输出端L的表达式为 、 。 2. 分析下图所示电路，输出函数F的表达式为 。 3. 已知二变量输入逻辑门的输入A、B和输出F的波形如图所示，则该逻辑电路为 无法判断 。

4. 一个十六路数据选择器，其地址输入（选择控制端输入）端有___4____个。

5. 一个译码器若有100个译码输出端，则译码器地址输入端至少有___7____个。 6. 下列电路中，属于组合逻辑电路的是__________。

>

A.计数器 B.译码器 C.寄存器 D.触发器

7. 组合逻辑电路中的竞争冒险是由___门电路的延时___引起的。 8. 一位8421 BCD码译码器的数据输入线与译码输出线的组合是 。 :4 :6

《

:10 :10

9. 设计一个对1000个符号进行二进制编码，则至少要

10 位二进制数码。

10. 设计一个裁判表决电路。裁判组由三个人组成：主裁判A、副裁判B和C。在判定一次比赛的结果时必须按照如下原则：只有当两个或两个以上裁判支持，并且其中有一个为主裁判时，比赛结果的裁决才有效。令A、B、C为1表示支持，为0表示反对。裁决Y为1表示有效，为0表示无效。能够实现该电路功能的是 Y=AB+AC 。 11. 当七段显示译码器的七个输出端状态为abcdefg=0011111时（高电平有效），译码器输入状态（8421BCD码）应为_____0110_______。 12. 下列表达式中不存在竞争冒险的有。 A. B.

—

C. D. 13. 函数象。

，当变量的取值为 B=C=0 。将不出现冒险现14. 用3-8线译码器74HC138可以构成6-64线译码器，需要 9 片74HC138 15. 为了使74HC138正常工作，使能输入端

、

和

的电平应是 100 。

16. 多路数据分配器可以直接由 译码器 来实现。 17. 用两片4位比较器74HC85串联接成8位数值比较器时，低位片中的

所接的电平应为 001 。

、

、

18. 如图所示电路中，Y 的最小项表达式是 Y=m(1,2,4,7,8,11,13,14) #

19. 逻辑函数L 的卡诺图如图所示，以下关于L 的最简与或表达式正确的是 .

A. B. C.

D.

20. 逻辑函数L 的卡诺图如图所示，以下关于L 的最简与或表达式正确的是 .

%

A. B. C. D.

21. 实现两个一位二进制数相加的电路叫全加器。×

22. 实现两个一位二进制数和来自低位的进位相加的电路叫全加器。√ 23. 组合逻辑电路通常由逻辑门和触发器组合而成。×

;

24. 普通编码器的2个或2个以上的输入同时为有效信号时，输出将出现错误编码。√ 25. 当2个或2个以上的输入同时为有效信号时，优先编码器将只对优先级别高的输入进行编码。√

26. 串行进位加法器的缺点是运算速度慢，优点是电路结构简单。超前进位加法器的优点是运算速度快，缺点是电路结构复杂。√

27. 当一个逻辑门的两个输入端的信号同时向相反方向变化，而变化的时间有差异的现象，称为竞争。由竞争而可能产生输出干扰毛刺的现象称为冒险。√

28. 常用的消除组合逻辑电路中竞争冒险的方法有三种：发现并消除可能出现的互补变量运算、增加选通控制信号和使用滤波电路。√

29. 二进制译码器的作用是将输入的代码译成特定的信号输出。√

\"

第四章

1. 如下图所示电路构成的锁存器，以下哪组R,S输入信号将导致相应信号撤销后，电路进入不确定状态

2. 指出下图所示电路构成的锁存器为哪种类型的锁存器

3. 下图是D锁存器定时图，在

中，表示输入信号D建立时间的

是 ，表示输入信号D保持时间的是 。 》

4.以下关于锁存器和触发器描述正确的是

A.锁存器是脉冲边沿敏感器件，触发器是脉冲电平敏感器件 B.锁存器和触发器都是脉冲电平敏感器件

C.锁存器是脉冲电平敏感器件，触发器是脉冲边沿敏感器件 D.锁存器和触发器都是脉冲边沿敏感器件 5. 试指出下图所示电路对CP信号的敏感类型

】

6. 下图是D触发器的定时图，表示输入信号D建立时间的是 ，表示输入信号

D保持时间的是 。

7. 当输入端S和R为 ，由或非门构成的基本SR锁存器会出现不稳定状态。

8. 当输入端S和R为 ，由或非门构成的基本SR锁存器保持原状态不变。 （

9. 用或非门构成的基本SR锁存器，其特性方程中，约束条件为SR=0。这说明两个输入信号 。

10. 当输入端和为 ，由与非门构成的基本SR锁存器会出现不稳定状态。

11. 对于门控D锁存器来说，在 条件下，输出端Q总是等于输入的数据D。 12. 触发器有 个稳定状态，它可以存储1位二进制码，存储8位二进制信息需要 个触发器

—

端的状态分别为 和 。 13. 触发器被清零（复位）后，Q和

14. 触发器的输出逻辑电平从1到0或从0到1的转换称为 15. 触发器CP 输入端的三角形符号指的是 16. 下降沿触发的边沿JK 触发器在CP 下降沿到来之前J=1、K=0，而CP下降沿到来之后变为J=0、K=1，则触发器的状态为

17. 假定锁存器的初始状态为0。对于下图所示的电路和输入波形，输出端Q 的波形图为 。

·

18．假设电路的初始状态为Q= 1，对于下图所示的电路和输入波形，输出端Q和图为 。

的波形

19. 在下图中，假设触发器的初态均为0，则Q的波形图为 。

20. 用CMOS电路74HCT02或非门构成消除机械开关抖动影响的电路及开关S由位置A到B时波形如图所示，试确定Q端的波形为 。

21．下图是D 锁存器定时图，下列说法正确的是 。

'

22. 由D触发器构成JK触发器的电路是 .

23. 在下图所示电路中，能完成T 触发器逻辑功能的电路有 .

24. 在图示电路中，能完成

的逻辑功能的电路有 .

25．在图示电路中，能完成

的逻辑功能的电路有 .

—

触发器在JK输入信号的作用下可以工作在4个状态——置1，置0，保持和翻转。√ 27. JK触发器当JK都为1时，下一个状态维持与现态一致。× 28. T触发器的下一状态与T输入信号保持一致。×

29. 触发器的保持时间是指在有效电平转换之前，数据必须保持不变的时间间隔。×

30. 下图两个非门构成的电路就是一个最基本的的双稳态电路。在接通电源后，它可能随机地进入0状态或1状态，且能长期保持这一位二进制数据不变。但因为没有控制机构，所以无法在工作时改变和控制它的状态，从而不能作为存储电路使用。√

第五章

(

1. 一个8421 BCD码计数器至少需要 个触发器。 2. 有一同步时序电路，由三个上升沿触发的D 触发器构成，其控制输入

，

设起始状态，由，

，则该电路可产生循环长度为7 的序列，

输出，则此序列为 。 3. 用 n个触发器构成计数器，可得到的最大计数容量（即计数模）为 。 4. 如图所示的数字逻辑部件。其中各方框中均是用模N 的计数器作N 次分频器，则A处的频率是400 kHz，B处的频率是40 kHz，C处的频率是 。

5. 某时序电路的输入为X，输出为Z，状态按该电路的逻辑功能是 。

排序，其状态转换真值表如下所示，则

6. 有，两个状态，条件 可确定和不等价。 7. 同步时序电路中触发器的数目为N，状态数为M，则两者的关系为 。 8. 某同步时序电路的状态图如下图所示，用D 触发器设计时的最简激励方程组为 ,电路能否自启动 。 9. 状态图如图所示，电路的输入为A，输出为Y，试用两个上升沿触发的JK 触发器设计该电路，要求电路使用的门电路最少。则各个触发器的激励方程及输出方程为 。

10. 时序电路如图所示，分析电路确定电路的有效循环状态数为 ，能否自启动 。 ~

11. 已知不可以重叠检测101序列检测器的输入序列、输出序列如下，其状态图为 。

输入A： 0 1 0 1 0 1 1 0 1 0 输出Z： 0 0 0 1 0 0 0 0 1 0

12. 用触发器实现下图所示输出波形， 每一个

和

的周期内，可以等分

为 段时间间隔相等的状态，需要电路有 种状态来实现。

，

13. 在某计数器的输出端观察到如图所示的波形，该计数器的模为 。

14. 电路如图所示，假设初始状态

=000。由FF1和FF0构成的电路是 进

制计数器。这个电路为 进制计数器。

15. 电路如图所示。输入依次

为 ，则电路构成模174计数器。 *

16. 由三个触发器构成的移位寄存器状态转换图如图所示，现要设计一个模3的移位型计数器，状态分配可能是 。

17. 电路如图所示，经CP 脉冲作用后，欲使为 。

，则A、B输入应

/

18. 下图所示电路是 。

19. 描述同步时序电路的方程组有激励方程组、转换方程组和输出方程组，而描述异步时序电路的方程组除了以上三类之外，还多了一类时钟信号方程组，不过异步时序电路的这三类方程组与同步时序电路的这三类方程组相同。×

20. 在图(a)所示电路中，CP脉冲的频率为2kHz，则输出端Q的频率为4kHz；图(b)所示电路中，CP脉冲的频率为4kHz，则输出端Q的频率为4kHz。

21. 某电视机水平 – 垂直扫描发生器需要一个分频器将31500Hz的脉冲转换为60Hz的脉冲，构成此分频器至少需要9个触发器。×

22. 根据最简二进制状态表确定输出函数表达式时，与所选触发器的类型无关。√

*

23. 时序电路的根本特征是它任意时刻的输出不仅取决于当时的输入，而且还取决于电路原来的状态。因此，除了时钟CP 外，没有输入变量的电路不是时序电路。×

第六章

1. 非阻塞性赋值运算符为（ ）。

2. 在verilog HDL中，下列语句哪个不是条件语句

3. 已知 a =2’b10，b=3’b110，那么{a,b}＝（ ）

》

4. 已知 a =4’b1010，b=4’b1100，那么&(a & b)＝（ ）

5. 下列语句中，不属于并行语句的是（ ）

6. 下列Verilog HDL程序所描述的电路是（ ）

7. 如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是（ ）

8. 在连续赋值语句中被赋值的变量应该定义为哪种数据类型( )

9. 在Verilog HDL中，下列标识符不正确的是( )。

10. 对语句assign Y = sel A : B;进行逻辑综合，得到的硬件电路为 ( )

11. 有限状态机FSM分为组合和时序两种类型。× 12. :

13.

Verilog HDL程序模块是以module开始，以endmodule结尾的。√

14. 在模块中如果没有明确地说明输入、输出端口的数据类型，则其缺省值是位宽为1位的

wire型变量。√

15. 在串行语句块中，阻塞赋值语句按照它们在块中排列的顺序依次执行，即前一条语句没

有完成赋值之前，后面的语句不可能被执行。√

16. 相等运算符（＝＝）与全等运算符（＝＝＝）的用法一样，没有任何区别。×

第七章

.

低电平

则

1. CMOS电路如图(a)和(b)所示，输出高电平图(a)和(b)的输出为 。

2. CMOS门电路如图所示，则输出端F对A、B的正逻辑表达式为 。

3. 图(a)所示CMOS电路，其逻辑功能可用以下 中的逻辑符号表示

4. 基本的BiCMOS反相器电路的输出采用了两个双极型BJT管构成 。 5. 已知74LS04的参数为：74ALS04的参数为：

则用一个74LS04反相

器 驱动两个74ALS04反相器和4个74LS04反相器吗

—

6. 由OD异或门和OD与非门构成的电路如图所示，则输出与输入的逻辑关系式为 。

7. 相比TTL器件，以下是一些关于CMOS逻辑门的说法，不正确的是 。 8. 下图所示电路实现的逻辑功能为 。

9. 某逻辑门输入端A、B和输出端L的波形如图所示，则L与A、B之间的逻辑关系

是 。

。

10. CMOS门电路的特点：静态功耗 ；而动态功耗随着工作频率的提高而 ；输入电阻 ；抗干扰能力比TTL 。 11. 74LVC系列CMOS与非门在+电源工作时，输入端在以下哪些接法下属于逻辑0（74LVC系列输出和输入低电平的标准电压值为

）

12. 下列哪些CMOS门可以将输出端并接使用

13. 下图各个CMOS电路中，V IL、V IH分别为输入低、高电平。指出输出高电平的电路有 。

14. 指出下图所示电路中，能正常工作的有 。

15. 门的输入端个数称为门的扇入数。门电路正常工作情况下，带同类门电路的最大数量称为门的扇出数。√

|

16. 类NMOS或非门的工作管是串联的，当输入全为高电平时，各管的导通电阻串联，使低电平输出电压升高，以致破坏正常逻辑功能；而类NMOS与非门的工作管是并联的，增加NMOS管的数目不会影响低电平输出电压的稳定，因而类NMOS电路多以与非门作为基本门电路。

×

17. 功耗是门电路重要参数之一。功耗有静态和动态之分。所谓静态功耗是指电路输出没有状态转换时的功耗。而电路在输出发生状态转换时的功耗称为动态功耗。√

18. MOS数字集成电路的发展经历了由PMOS、NMOS到CMOS的过程，其中PMOS电路问世最早。PMOS管是以空穴为导电载流子，而NMOS管以电子为导电载流子，由于空穴的迁移率比电子低，因此，NMOS电路的工作速比PMOS电路快，而且PMOS使用负电源，与TTL电路不匹配，所以PMOS集成电路被NMOS电路取代。后来发展的CMOS电路有静态功耗低、抗干扰能力强等诸多优点而成为主流器件。√

19. 集成逻辑门电路在使用时，一般不让多余的输入端悬空，以防引入干扰信号。对多余输入端的处理以不改变电路工作状态及稳定可靠为原则。√

20. 按照制造门电路晶体管的不同，集成门电路分为MOS型、双极型和混合型。√

第八章

\\

1. ROM由存储阵列、地址译码器和 组成。

2. 一个存储矩阵有64行、64列，则存储阵列的存储容量为 个存储单元。

3．以下哪种ROM的擦除过程就是数据写入过程

4. 利用ROM实现四位二进制码到四位格雷码的转换，则该ROM的数据线有4根，地址线有 根。

5. 用ROM实现两个3位二进制数相乘的乘法器时，所需的容量为 。 6. 利用ROM实现两个4位二进制数相乘的功能，则该ROM的地址线有 根。 《

7. 利用ROM实现两个4位二进制数相乘的功能，则该ROM的数据线有 根。

8. 同步SRAM的丛发读写操作模式指的是，根据外部给定的读写存储单元的首地址，在 作用下，SSRAM可以连续读写接下来的若干个地址单元。

9. 将256×1位ROM扩展为1024×1位ROM，地址线为 根。

10. 如下图所示的RAM芯片组成的存储器，存储器的总容量是 。

11. 用PLA实现组合逻辑时应将函数 ；而用ROM实现组合逻辑时不对函数作任何化简。

~

12. PROM实现的组合逻辑函数如下图所示，则当XYZ等于000、001、011和101时，

；当XYZ等于011、110、111和 时，

。

13. 将256×1位ROM扩展为1024×8位ROM，共需 片256×1位ROM。 14. 在下图所示的LED点阵列字符动态显示电路中，若人的视觉暂留时间为，在满足LED阵列图像稳定不闪烁的情况下，CP脉冲的最低工作频率为 。

15. 在下图所示的LED点阵列字符动态显示电路中，若将LED阵列改为16行×128列，则需要RAM的位数为 。

*

16. 半导体存储器是数字系统的重要组成部分，它可分为ROM和RAM两大类，属于MOS工艺制成的超大规模集成电路。

17. 同步RAM与异步RAM的主要差别在于前者的读写操作是在时钟脉冲节拍控制下完成的，同步RAM的读写速度低于异步RAM。

18. DRAM中存储的数据如果不进行周期性的刷新，其数据将会丢失；而SRAM中存储的数据无需刷新，只要电源不断电就可以永久保存。

19. 一个16K×4的存储系统的起始地址为全0，其最高地址的十六进制地址码为3FFF H。 20. 用ROM可以实现各种组合逻辑函数。在设计实现时，只需列出真值表，逻辑函数的输入作为存储内容，输出作为地址，将内容按地址写入ROM即可。

）

第九章

1. 在PLD器件的结构图中，在阵列的横线与竖线的交叉点上画“x”，表示横线与竖线是 。 2. PLA是指 。 3. FPGA是指 。 4. PAL具有固定连接的 阵列和可编程的 阵列。 5. GAL的与阵列 ，或阵列 。 6. 若某CPLD中的逻辑块有36个输入（不含全局时钟、全局使能控制等），16个宏单元。理论上，该逻辑块可以实现 个逻辑函数，每个逻辑函数最多可有 个变量。 …

7. PLA和触发器组成的时序电路如下图所示，以下 不是JK触发器的激励方程。

8. 芯片74LVC161和PROM组成图示电路，该电路是一个能产生 位的π 函数发生器。

9. FPGA是一种可编程的大规模集成电路。 10. CPLD和FPGA实现逻辑函数的原理是相同的。 11. 现在的可编程逻辑器件都是基于

;

技术制造的。

12. GAL器件是用电可擦除工艺制造的，具有CMOS的低功耗特性。

13. GAL器件具有输出逻辑宏单元，使用户能够按需要对输出进行组态。

14. CPLD器件主要由可编程的逻辑块、输入/输出块和可编程的内部互连线资源三部分组成。 15. PROM和PAL一样，都是与阵列可编程，或阵列固定。

16. CPLD与FPGA所采用的编程技术不同，CPLD是基于SRAM的编程技术，而FPGA则是基于

或快闪存储器的编程技术。

第十章

1. 或非门构成的单稳态触发器电路如下，该单稳态触发器的稳态

是 。

2. 或非门构成的单稳态触发器电路如下，该单稳态触发器的触发信号

是 。

3. 或非门构成的单稳态触发器电路如下，该单稳态触发器的暂稳态维持时间为 。

4. 集成单稳态触发器74LS121电路结构如下图，该触发器的输出端稳态

为 。

5. 集成单稳态触发器74LS121电路结构如下图，该触发器的输入端中 个为正脉冲触发信号。

6. 某单稳态触发器延时电路如下图所示，该电路输出信号

的上升沿的延时时间约为 。

的上升沿相对于

7. 一单稳态触发器消除噪声电路如下图，要求该单稳态触发器的暂稳态时

间 。

8. 已知一施密特触发器电路结构如下，该施密特触发器的正向阈值电压计算式为 。

9. 一多谐振荡器电路如下，其振荡周期约为 。

10. 由施密特触发器构成的多谐振荡器，其振荡周期与 因素相关

11. 或非门构成的单稳态触发器电路如下，该单稳态触发器是可重复触发单稳态触发

器 。

12. 74LS121是可重复触发单稳态触发器。

13. 施密特触发器的正向阈值电压一定大于负向阈值电压。

14. 利用施密特触发器对信号进行整形时，将保持源信号的周期不变。

第十一章

1. 一个n 位D/A转换器的分辨率可以表示为 。

2. 一个4位倒T型电阻网络D/A转换器中，电阻网络的电阻取值有________种。

3. 一个4位权电阻网络D/A转换器，最低位对应的电阻值为40千欧，则最高位对应的阻值为 千欧。 4. 下面几种A/D转换器中，工作速度最高的是 。 5. 为了保证取样所得到的信号uO(t)能够保留原输入信号uI(t)所包含的全部信息，即能够从信号uO(t)中将原先被取样信号恢复出来，取样频率 fs 和输入模拟信号的最高频率 fimax 之间的关系是 。

6. 将一个时间上连续变化的模拟量转换为时间上断续（离散）的模拟量的过程称为 。 7.

8. 倒T形电阻网络D/A转换器的转换精度优于权电流型D/A转换器。

9. D/A转换器的分辨率既可以用输入数字量的位数n 来表示，也有可以用最小输出电压与最大输出电压的比值来表示。

10. D/A转换过程中的非线性误差是可以消除的。

11. D/A转换器的转换速度通常可以用建立时间和转换速率这两个参数来描述。 12. 所有A/D转换器中的量化方法都是一样的。 13. 在A/D 转换过程中，必然会出现量化误差。